1 引言

　　FIFO（First In First Out）是一種具有先進(jìn)先出存儲功能的部件，在高速數(shù)字系統(tǒng)當(dāng)中通常用作數(shù)據(jù)緩存。在高速數(shù)據(jù)采集、傳輸和實(shí)時顯示控制領(lǐng)域中，往往需要對大量數(shù)據(jù)進(jìn)行快速存儲和讀取，而這種先進(jìn)先出的結(jié)構(gòu)特點(diǎn)很好地適應(yīng)了這些要求，是傳統(tǒng)RAM無法達(dá)到的。

　　許多系統(tǒng)都需要大容量FIFO作為緩存，但是由于成本和容量限制，常采用多個FIFO芯片級聯(lián)擴(kuò)展，這往往導(dǎo)致系統(tǒng)結(jié)構(gòu)復(fù)雜，成本高。本文分別針對Hynix公司的兩款SRAM和DRAM器件，介紹了使用CPLD進(jìn)行接口連接和編程控制，來構(gòu)成低成本、大容量、高速度FIFO的方法。該方法具有通用性，可以方便地移植到與其他RAM器件相連的應(yīng)用中去。

　　2 基于SRAM的設(shè)計與實(shí)現(xiàn)

　　2.1 SRAM結(jié)構(gòu)芯片HY64UD16322A

　　靜態(tài)隨機(jī)存取存儲器SRAM（Static Random Access Memory）是一種非常重要的易失性存儲器，它的速度非常快，并且能在快速讀取和刷新時保持?jǐn)?shù)據(jù)完整性。本系統(tǒng)SRAM器件采用Hynix公司的HY64UD16322A。HY64UD16322A是高速、超低功耗32Mbit SRAM，內(nèi)部具有2097152個16 bit字容量。采用了CMOS制造工藝、TTL電平接口以及三態(tài)輸出，具有較大的輸入電壓和溫度范圍。同時HY64UD16322A支持DPD（Deep Power Down）模式，保證其在待機(jī)模式下功耗進(jìn)一步降低。

　　2.2 系統(tǒng)硬件設(shè)計

　　整個系統(tǒng)采用CPLD作為控制核心器件。CPLD選用Altera公司的MAX7128AETC100-5。MAX7128基于Altera公司第二代MAX乘積項(xiàng)結(jié)構(gòu)，是采用CMOS EEPROM技術(shù)制造的EPLD，它集成了2500個可用門，128個宏單元以及100個I/O引腳。

　　圖1是HY64UD16322A內(nèi)部結(jié)構(gòu)以及與CPLD接口設(shè)計的系統(tǒng)連接圖。可以看出，HY64UD16322A由地址譯碼、邏輯控制模塊以及大容量存儲陣列組成。CPLD接收到FIFO控制信號，按照該SRAM讀寫時序要求完成相應(yīng)的讀寫操作，再通過所構(gòu)造FIFO的數(shù)據(jù)輸入輸出和狀態(tài)控制接口返回。

　　2.3 指針?biāo)惴ǔ绦蛟O(shè)計

　　系統(tǒng)采用CPLD作為總控制器件。根據(jù)FIFO的特點(diǎn)，需要將SRAM按地址存儲用程序控制成先進(jìn)先出的結(jié)構(gòu)。這里采用指針?biāo)惴▉韺?shí)現(xiàn)這種結(jié)構(gòu)設(shè)計：設(shè)置兩個指針變量StartPos和EndPos，分別作為進(jìn)入數(shù)據(jù)頭尾指針。當(dāng)有新數(shù)據(jù)寫入時，數(shù)據(jù)從上一次存儲最后位置的下一個位置開始存放，存入一個數(shù)據(jù)，EndPos就自動加1，保持與最后數(shù)據(jù)位置同步。當(dāng)EndPos超過整個RAM 的最大容量（RAM_SIZE）時，就需要循環(huán)返回，從0x000位置存放，一直到EndPos與StartPos重合，這時可以認(rèn)為RAM 已經(jīng)存滿。同理，讀出數(shù)據(jù)時，起始位置StartPos自動加1。當(dāng)StartPos超過整個RAM 的最大容量時，就從0x000位置讀取，一直到StartPos與EndPos重合，這時可以認(rèn)為RAM 已經(jīng)讀空。在這兩個過程當(dāng)中，CPLD需要對地址線進(jìn)行控制。不難發(fā)現(xiàn)，寫數(shù)據(jù)的時候Address與EndPos一致。讀數(shù)據(jù)的時候Address與StartPos一致。圖2是整個系統(tǒng)寫和讀時序控制的流程圖。

　　2.4 時序控制

　　寫入數(shù)據(jù)的時候，CPLD需要模擬FIFO基本的寫操作時序：CPLD接收到nWEN（寫使能，低有效）和WCLK（寫時鐘，上升沿有效），即當(dāng)nWEN為低，WCLK為上升沿時，將當(dāng)前I/O上的數(shù)據(jù)寫入。在數(shù)據(jù)寫入RAM 的時候，CPLD應(yīng)按照HY64UD16322A的寫時序來控制寫操作。這里，CPLD首先按照上述流程計算出當(dāng)前數(shù)據(jù)應(yīng)存放的地址，然后控制nWE信號，nWE為低時，數(shù)據(jù)自動寫入RAM。然后再寫下一位數(shù)據(jù)。整個寫時序如圖3所示。

　　同理，CPLD接收到nREN（讀使能，低有效）和RLCK （讀時鐘，上升沿有效）時，將最先寫入的數(shù)據(jù)讀出。這里，CPLD首先按照讀數(shù)據(jù)流程計算出當(dāng)前讀出數(shù)據(jù)存放地址，然后控制nOE信號（低電平有效）。數(shù)據(jù)自動讀出RAM。然后再進(jìn)行下一位數(shù)據(jù)讀出操作。

　　可以看出，影響所構(gòu)建FIFO讀寫速度的關(guān)鍵因素是twc，該參數(shù)也是決定HY64UD16322A速度的主要因素，因此，所構(gòu)建FIFO的理論速率應(yīng)該接近HY64UD16322A的速率。

　　3 基于DRAM的設(shè)計與實(shí)現(xiàn)

　　3.1 DRAM 結(jié)構(gòu)芯片HY57V281620E

　　一般來說，動態(tài)隨機(jī)存取存儲器DRAM（Dynamic Random Access Memory）是由大的矩形存儲單元陣列與用來對陣列讀和寫的支持性邏輯電路，以及維持存儲數(shù)據(jù)完整性的刷新電路組成。盡管操作較SRAM復(fù)雜，但由于DRAM具有每存儲位單元低成本和高密度的優(yōu)點(diǎn)，使得它們成為商業(yè)領(lǐng)域最廣泛使用的半導(dǎo)體存儲器。本系統(tǒng)的DRAM芯片采用Hynix公司的134 217 728 bit同步DHY57V281620E。它由4塊2097 152x16 bit組成。采用了CMOS制造工藝。LVTTL電平接口。

　　3.2 系統(tǒng)硬件設(shè)計

　　同樣采用MAX7128AETC100-5完成系統(tǒng)控制。圖4是HY57V281620E內(nèi)部結(jié)構(gòu)以及與CPLD接口的系統(tǒng)連接圖。接口控制原理類似2.2所述。不同的是.HY57V281620E內(nèi)部由行列地址譯碼、多塊大容量存儲單元陣列和一些邏輯控制模塊組成。

　　3.3 程序設(shè)計

　　這里，主要采用2.3中設(shè)立頭尾兩個指針的思想。與SRAM不同的是。DRAM采用的矩形存儲單元陣列是由行線和列線來控制。并且內(nèi)部采用分塊結(jié)構(gòu)，這里HY57V281620E由4塊存儲單元組成，通過BA1和BA0來控制。在寫數(shù)據(jù)操作的時候。當(dāng)存放數(shù)據(jù)長度超過當(dāng)前存儲單元容量時。需要CPLD切換至下一存儲塊進(jìn)行存儲，同樣，讀操作的時候也存在這種操作，即如果StartPos或者EndPos超過了存儲塊容量。這里是2097 152，則通過一個模4計數(shù)器控制切換至下一個存儲塊。

　　3.4 時序控制

　　寫入（或讀出）數(shù)據(jù)的時候，CPLD需要模擬FIFO基本的寫（或讀）操作時序：CPLD接收到nWEN（nREN）和WCLK（RCLK），即當(dāng)nWEN（nREN）為低，WCLK（RCLK）為上升沿時，將當(dāng)前I/O上的數(shù)據(jù)寫入（讀出）。在數(shù)據(jù)寫入（讀出）RAM 的時候，CPLD應(yīng)按照HY57V281620E器件的寫（讀）時序來控制寫（讀）操作：CPLD首先控制nRAS從高電平變至低電平，選擇行地址。再通過控制nCAS選擇列地址。這里，當(dāng)寫入（或讀出）數(shù)據(jù)在同一塊當(dāng)中進(jìn)行，可以保持nRAS低電平，連續(xù)選擇多列數(shù)據(jù)操作（也稱作快頁模式讀寫）。當(dāng)數(shù)據(jù)地址超過塊容量，則需要重新選擇行地址，然后再進(jìn)行連續(xù)多列數(shù)據(jù)讀寫操作。讀寫使能控制和SRAM類似。通過nOE和BWE（低有效）來控制。

　　圖5是DRAM主要讀寫控制時序。可以看出，影響所構(gòu)建FIFO讀寫速度的主要因素是tpc，這也是決定DRAM速率的關(guān)鍵所在。因此，所構(gòu)建FIFO的理論速度也應(yīng)該接近DRAM最高頻率。同時，還必須考慮DRAM 的刷新操作。這里，系統(tǒng)采用nCAS先于nRAS的方式（CBR），即控制nCS、nCAS、nRAS，并保持nWE為高電平，利用芯片內(nèi)部計數(shù)器決定要被刷新的行。HY57V281620E提供了這種自刷新模式，刷新速率由tref來決定，通常為64 ms。在系統(tǒng)或某存儲塊長時間無操作的情況下，需要定時刷新。以保持?jǐn)?shù)據(jù)完整。

　　4 實(shí)驗(yàn)結(jié)果和分析

　　圖6是用QuartusII4.0根據(jù)2.3中設(shè)立的頭尾指針?biāo)惴ㄔO(shè)計仿真出來的時序波形。

　　可以看出。系統(tǒng)從0x000底開始寫數(shù)據(jù)。當(dāng)寫入3個數(shù)據(jù)時，EndPos增加到0x003。再進(jìn)行3個數(shù)據(jù)讀操作，即StartPos增加到0x003，此時，所構(gòu)建的FIFO是讀空狀態(tài)。可以看到讀空信號Empty在這時變?yōu)楦唠娖?。達(dá)到FIFO設(shè)計所需要求。

　　還需要注意：由于所采用的RAM 只采用一個數(shù)據(jù)總線作為輸入輸出，因此在寫數(shù)據(jù)的時候不能進(jìn)行讀操作。而常用FIFO器件可以同時讀寫。所以，如果要在同一時間內(nèi)進(jìn)行讀和寫操作，那么需要在一個FIFO讀寫時鐘周期內(nèi)對RAM 進(jìn)行讀寫等多個操作，這時所構(gòu)建的FIFO速率將降低。

　　此外，在與DRAM構(gòu)建高速FIFO時，由于存儲塊選擇需要一定時間操作。因此跨塊存儲操作在頻率較高時會影響正常的數(shù)據(jù)讀寫，出現(xiàn)個別數(shù)據(jù)丟失情況。而且當(dāng)某段時間進(jìn)行刷新操作時，有突發(fā)數(shù)據(jù)需要讀或?qū)懀@時不允許中斷。解決這種問題的辦法是用一個I/O引腳（nREADY）標(biāo)識出當(dāng)前所構(gòu)建的FIFO是否可讀寫，如果有上述情況發(fā)生。則nREADY為高，可以讀寫時為低。

　　常用的FIFO器件還有半滿、接近滿、接近空等狀態(tài)指示，可以在上述構(gòu)建FIFO的基礎(chǔ)上加上簡單的邏輯控制，計算StartPos和EndPos之間的差值，根據(jù)當(dāng)前是寫操作還是讀操作來指示。其他狀態(tài)信號也可以通過CPLD經(jīng)由邏輯運(yùn)算很方便地實(shí)現(xiàn)。同時，讀和寫同步時鐘可以不一致，這樣就可以很方便地構(gòu)成同步或者異步兩種FIFO，具有很好的可擴(kuò)展性。

　　5 結(jié)束語

　　現(xiàn)在。SRAM的數(shù)據(jù)傳輸速率可以達(dá)到10 ns以內(nèi)，DRAM要比SRAM稍慢一些。因此。SRAM通常用于高速緩沖存儲。而DRAM則通常用來存儲較大的數(shù)據(jù)。從成本來考慮，DRAM 比SRAM成本要低得多。

　　采用本文給出的結(jié)構(gòu)和設(shè)計思想。避免了以往主CPU接管RAM時的一系列復(fù)雜讀寫操作。而直接類似FIFO使用，接口簡單方便，而且避開了傳統(tǒng)FIFO器件容量和成本的限制。本文通過理論分析，實(shí)際電路設(shè)計調(diào)試，已成功實(shí)現(xiàn)用兩種不同結(jié)構(gòu)的RAM構(gòu)建FIFO，并應(yīng)用于多個實(shí)時高速信號采集系統(tǒng)中。